Этот пост посвящен реализации HDL UART (универсального асинхронного приемника-передатчика) для одного из наших университетских проектов четвертого семестра. Это был групповой проект из четырех человек. Членами моей группы являются Чират Диягама, Исуру Нувантилака и Дилипа Сандаруван. В рамках проекта мы должны были реализовать канал UART для платы разработки FPGA, используя Verilog в качестве HDL, и отправить некоторые данные на другую плату разработки FPGA, которая также имеет реализацию..