Вопросы по теме 'vhdl'

Как управлять сигналом сброса для испытательных стендов VHDL?
У меня есть очень простой тестовый стенд vhdl, который должен работать. Все мои компоненты имеют сигнал сброса, так что регистры установлены на 0, а другие компоненты правильно инициализированы... но... если я создам общий сигнал для сброса всех...
4603 просмотров
reset signals vhdl object-test-bench
schedule 16.07.2022
Как сделать определение типа VHDL
Я хочу «создать» тип «my_type», который является std_logic_vector(...), как этот поддельный код C/VHDL: typedef std_logic_vector(CONSTANT downto 0) my_type. «тип» не позволяет вам сделать это с помощью std_logic_vector(...), только с массивом, а...
3756 просмотров
typedef vhdl
schedule 17.09.2022
Однопортовая оперативная память в VHDL?
Я хочу ОЗУ в VHDL (которое может синтезировать на Xilinx, Altera..) со следующим «уловом» - Я должен писать в него поблочно и читать из него побитно. Как мне этого добиться?
2471 просмотров
vhdl
schedule 19.04.2024
Что делает этот код VHDL?
Я работаю над проектом, но что бы я ни делал, я не могу понять, что делает этот код. Поскольку я не знаком с VHDL, мне очень сложно понять назначение этого кода. library iee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use...
277 просмотров
vhdl
schedule 20.10.2023
VHDL преобразовать в Verilog
Я хотел бы преобразовать следующий код VHDL в Verilog. Но я столкнулся с некоторыми проблемами, как я уже упоминал здесь ошибка компиляции . Может ли кто-нибудь дать мне несколько советов о том, как правильно написать ту же функцию в Verilog?...
11326 просмотров
verilog vhdl
schedule 17.08.2022
Emacs VHDL переход к ошибке
Я не могу заставить emacs перейти к следующей ошибке, предыдущей ошибке, первой ошибке в vhdl-режиме. Я использую FSF Emacs 23.3.1 с недавним vhdl-mode 3.33.28 под Ubuntu. Я могу скомпилировать с помощью Modelsim и получаю список ошибок...
579 просмотров
emacs vhdl
schedule 31.01.2024
оператор if в VHDL
У меня есть вопрос об операторе if в VHDL, см. пример ниже ;-) signal SEQ : bit_vector(5 downto 0); signal output: bit; ------- if(SEQ = "000001") and (CNT_RESULT = "111111") then output<= '1'; CNT_RESET <= '0';...
23703 просмотров
vhdl
schedule 23.08.2022
Как выполнить побитовое И над целыми числами в VHDL?
Я изучаю VHDL, и у меня возникла проблема с некоторым кодом, который я пытаюсь написать, чтобы удовлетворить исключение проверки привязки. Вот мой основной обобщенный код: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use...
7304 просмотров
syntax vhdl
schedule 02.12.2023
Код VHDL для металлоискателя
В данный момент я работаю над металлоискателем, но не могу понять, как реализовать мой код VHDL. ENTITY sensor IS port ( metaldetector : in std_logic; metal : out std_logic; ); END ENTITY sensor; Пока рядом с...
932 просмотров
vhdl
schedule 12.08.2022
Как присвоить значение переменной мультиплексору вне процесса?
У меня есть процесс, реализующий конечный автомат. В одном из циклов (состояний) необходимо вычислить два сигнала, причем один из них вычисляется напрямую, а другой вычисляется с использованием уже рассчитанного сигнала внутри компонента. Результат...
415 просмотров
vhdl
schedule 09.09.2022
После импульса Генерация часов, которые длятся 10 тактов.
Я пытаюсь создать часы, которые длятся только 10 тактов от сигнала 100 МГц. Часы будут активированы импульсным сигналом. -Каждый раз, когда импульсный сигнал переходит на 1 такт 2, следует такт 100 МГц 1 в течение 10 циклов. Я работаю в VHDL
983 просмотров
vhdl
schedule 18.11.2023
Как эффективно использовать модуль VHDL?
Здесь есть несколько вопросов, так что терпите меня, и спасибо, что нашли время, чтобы прочитать это ... Недавно я написал мастер SPI и полностью смоделировал его, чтобы убедиться, что он работает должным образом. Отсюда я хотел бы использовать...
318 просмотров
fpga hdl vhdl
schedule 14.07.2022
Сумма элементов массива VHDL
Я новичок в VHDL, я обыскал весь Интернет и не нашел ничего, что могло бы мне помочь! Я пытаюсь добавить элементы массива (32 элемента!), поэтому я не могу просто написать, например, s ‹= s (0) + s (1) + s (3) ... s (5) + .. ..с(32) как я могу...
11695 просмотров
arrays sum fpga addition vhdl
schedule 06.10.2023
Универсальные записи (попытка через общий пакет vhdl 2008)
Я хочу написать библиотеку для компонента C , компонент разделен внутри на два вспомогательных компонента c1 и c2 , которые можно настроить с помощью дженериков. Подмодули должны быть связаны записью, которая зависит от дженериков. Запись также...
3699 просмотров
vhdl
schedule 30.04.2024
Столкновение прямоугольника и прямоугольника в VHDL
Я работаю над созданием Pong на FPGA с использованием VHDL. Я ломал голову в течение нескольких дней, пытаясь понять, как это сделать и какое лучшее решение для столкновения прямоугольника с прямоугольником, и я думаю, что нашел лучшее решение, хотя,...
2485 просмотров
bounding-box collision collision-detection vhdl
schedule 17.07.2022
Странное поведение VHDL-PWM и физические ограничения верхнего / нижнего уровня
Я пытаюсь сгенерировать пикосекундный сигнал PWM с помощью платы Spartan 3e в VHDL (Xilinx ISE + ISim). library ieee; use ieee.std_logic_1164.all; entity pwm is port(clk : in std_logic; pwm_out : buffer std_logic); end entity;...
951 просмотров
xilinx fpga pwm vhdl
schedule 22.09.2022
КАК мне записать из Spartan6 во внешнюю сотовую память Micron на плате Nexys3 FPGA?
Я искал везде, техническое описание, веб-сайт Xilinx, digilent и т. д. и т. д. и ничего не нашел! Я смог использовать инструмент Adept, чтобы убедиться, что моя сотовая оперативная память работает правильно, но я просто не могу найти стандартный код...
2301 просмотров
xilinx ram fpga vhdl
schedule 04.08.2022
Сигнал не меняет состояние в iSim
Я пытаюсь построить простой генератор импульсов для CPLD в VHDL. У меня есть ряд простых операторов if , которые должны выполнять определенные задачи в зависимости от входного состояния шины, подключенной к модулю. entity pulse_gen is Port ( CLK...
1420 просмотров
vhdl modelsim
schedule 02.10.2023
Доступ к 2 элементам одного и того же массива в VHDL
Я пытаюсь присвоить 2 значения из 2 разных адресов в моем массиве на VHDL, но почему-то они всегда возвращают мне неправильное значение (в большинстве случаев нулевое). Я протестировал его только с 1 адресом и 1 выходом данных, он вернул правильное...
1688 просмотров
vhdl
schedule 04.11.2022
Ошибка VHDL, хотя я генерирую битовый файл
Я сделал эту программу на VHDL, все синтаксисы в порядке, и я попытался дважды проверить все карты портов, но я получаю некоторые предупреждения, из-за которых программа не работает, даже если она может сгенерировать битовый файл ... кто-нибудь здесь...
332 просмотров
error-handling vhdl
schedule 10.09.2022